Diskussion:Wafer

Ionenimplanter

Hallo Tsor,

Deine Einfügung bzgl. Ionenimplanter vertsehe ich nicht. Wie kommst Du darauf??? --Mchelge 19:49, 2. Jan 2005 (CET)

Hinweis

Derzeit geht der Vergrösserungswahn wieder weg von den 450er Wafern hin zu kleineren (300er). Die grossen werden zwar nicht aus den Augen gelassen, aber im Moment lohnt es sich nicht. Auch die 300er Wafer lohnen sich derzeit wohl nur für Grossserienhersteller, da die Einfahrzeit und das Abstimmen der Anlagen auf die Wafer usw. bei kleineren Stückzahlen zu aufwendig ist. So kann es sein, dass ein Produkt auf 5 200er Wafern hergestellt wird, da sich 2 300er nicht mehr lohnen würden. Erkennbar ist der Trend auch an der Entstehung von 200er Fabs. Diese entstehen immer noch, obwohl ja eigentlich 300er weit besser sein müssten. 300er Fabs leisten sich dagegen nur die grossen Hersteller. --Eltharion 17.07.2006

Nach 7 weiteren Jahren gibt es immer noch keine Fab mit 450-mm-Wafern, aber die Industrie scheint dieses Ziel immer noch zu haben. -- Cepheiden (Diskussion) 23:02, 24. Sep. 2013 (CEST)

Dieser Abschnitt kann archiviert werden. -- Cepheiden (Diskussion) 23:02, 24. Sep. 2013 (CEST)

weitere Herstellungsdaten

Neben den Vorteilen der Vergrößerung von Wafern sollten auch die Nachteile genannt werden. so steigt z.b. die Fehlerrate an, da die Oberflächenbeschaffung eines noch unbehandelten Wafers ja perfekt sein müssen, was bei immer größeren oberflächen schwieriger wird.

auch wichtig zu erwähnen ist, wie die fertig produzierten wafer zerschnitten werden, um die einzelnen chips freizulegen - geschieht dies mit einer säge, laser etc. - wie sieht das risiko innerhalb dieses prozesses aus? ich weiß leider nichts darüber, vielleicht kann einer von euch mithelfen?

und noch was schönes - nach dem schneiden hat man den chip... und was passiert dann? vielleicht kann ein link gesetzt werden zu weiteren wikipediaartikeln, um den fertigungsprozesses eines mikrochips durchlaufen zu können.

danke, --Abdull 00:31, 13. Jan 2005 (CET)

Zweifel an technischen Daten

Alle Wafer welche ich bisher in Händen hielt waren deutlich dicker als weinige 100µm. Mein 200mm Wafer (Memory) ist ca. 1mm (= 1000µm) dick, also ungefähr so dick wie eine Audio-CD. Mein 3,5" Wafer ist ca. 0.5mm dick. Man kann davon ausgehen, dass mit der Wafergrösse auch dessen dicke steigen muss, das sonst die Stabilität des Wafers zu gering wird und nicht mehr transportiert werden kann (Menschen, Roboter, Vakuumpinzette, Transportriemen ect.). Die Dicke des Wafers darf nicht verwechselt werden mit der Dicke des Produkts welches auf dem Wafer produziert wird (Halbleiter sind 3-Dimensional).

Zu Abdull's Anmerkung bezüglich der Nachteile grösserer Wafer ist zu sagen, dass fast alle Maschienen welche die grösseren Wafer handhaben müssen, technisch komplexer werden. Beispiel: Eine Maschine welche einen 3,5" (ca 89mm) Wafer auf 20 µm genau Positionieren muß, ist deutlich einfacher zu konstruieren als eine für 200mm Wafer da letztere die Genauigkeit (Geradlinigkeit, Schrittgenauigkeit) auf viel längeren Fahrachsen einhalten muß. Gleichzeitig sollte jedoch die maximale Fahrgeschwindigkeit höher sein, das alle Wege länger werden und in die Prozesszeit einfliessen. Auch die termischen Einflüsse werden größer welche aufwendige Temperaturkompensationroutinen in den Maschinen erforderlich macht. Wenn es um µm geht, dann wird Stahl zu Butter :)

Für Maschinenbauer ist jedoch nicht nur der grösser Waferdurchmesser eine Herausforderung, sondern auch die immer kleiner werdenden Strukturen welche eine höhere Schrittgenauigkeit und Geradlinikeit erforderlich machen.

P.S. Wafer werden mit Diamantsägen zerschnitten. Beim schneiden mit Lasern spritzt heisses Material und würde die Chips zerstören.

-- Honeybal 04:10, 16. Jan 2005 (CET)

Richtig, zur Dicke siehe auch Halbleitertechnologie - wobei mehrere 100 ym ja quasi äquivalent zu "bis 1 mm" sind. Sportfreund 09:30, 5. Aug 2006 (CEST)

Ich kann das nur Unterstützten, da bei der Dickenmessung ungefähr 1200 µm normal sind. (6' Wafer) (nicht signierter Beitrag von 217.246.220.132 (Diskussion) 20:14, 23. Sep. 2013 (CEST))

Also, auch wenn sie in unterschiedlichen Dicken verfügbar sind, sind 6-Zoll-Silicium-Wafer mit Sicherheit standardmäßig nicht 1,2 mm dick. Da braucht man neben der entsprechenden Norm (z.B. SEMI Specifications) nur mal auf die Seiten von Herstellern schauen, z.B. [1]. --Cepheiden (Diskussion) 23:00, 24. Sep. 2013 (CEST)

Artikel

Wo ist zur Zeit der Artikel hin?

Fiel einer Zerstörung zum Opfer, ich habe ihn wiederhergestellt. --MacPac Talk 19:15, 23. Nov 2005 (CET)

Danke ;-)

warum rechteckige chips auf runden wafern?

wieso werden wafer rund hergestellt, wenn doch rechteckige chips drauf sind?

Kurz: Weil die meisten Wafer über das Zonenschmelz- oder Czochralski-Verfahren hergestellt werden. Dabei rotieren die gezüchteten Kristalle und es enstehen runde Stäbe, die anschleißend in die Wafer zerschnitten werden. Deshalb runde Wafer. Es geht zwar such diese Stäbe deutlich eckiger herzustellen, das ist aber aufwendiger und bringt nichts. --Cepheiden 20:05, 27. Sep 2006 (CEST)

dass es nichts bringen würde, wenn man die Wafer eckig machen würde, würd ich nicht sagen, weil dann hätte man ja weniger Verschnitt. Ich denke, ob es jetzt sinnvoll ist, eckige Wafer herzustellen ist eine Frage der Kosteneffizienz. --MrBurns 17:46, 27. Jul. 2008 (CEST)

Nunja, aber die Wafer wachsen beim Czochalski-Verfahren nunmal nicht quadratisch oder so, auch wenn es Ingots bestimmter Kristallorientierung mit etwas ausgepräckten "Ecken" gibt. Und daher ist die Überlegung nicht sinnvoll. Eckige Substrate sind außerdem ungünstig bei der Rotationsbeschichtung. na egal, dass die Industrie diesen Weg nicht geht ist glaub ich aussagekräftig genug. --Cepheiden 20:55, 27. Jul. 2008 (CEST)

Dass die Industrie dissen Weg nicht geht sagt nur aus, dass es sich wohl nicht rentiert. Ich denke es wäre aber durchaus sinnvoll, im Artikel auch zu erwähnen, warum dem so ist. --MrBurns 21:11, 28. Jul. 2008 (CEST)

Aussprache

Könnte bitte jemand im Artikel die Aussprache hinzufügen, so wie dies bei Cache der Fall ist? Heißt es "Waffer", "Waafer", "Woffer" oder "Wäffer"? Danke schön im Voraus! --ZiLe 10:50, 30. Jan. 2007 (CET)

Also ich sage "Weifer" dazu --Imzadi 10:57, 30. Jan. 2007 (CET)

Aha, also mit "ei" (oder "äi") wie in "to make"?! Danke schomma. --ZiLe 11:10, 30. Jan. 2007 (CET)

In IPA-Lautschrift ['weifə] sozusagen "weifa"--Cepheiden 14:42, 30. Jan. 2007 (CET)

Vielen Dank! --ZiLe 08:12, 6. Feb. 2007 (CET)

offizielle deutsche Bezeichnung?

Gibt es für Wafer einen "offiziellen" deutschen Begriff? Ich habe in einigen Wörterbüchern die Begriffe Kristallscheibe, Halbleiterscheibe und Ladungsträgerplatte gesehen. Wenn ja, sollte der Begriff vieleicht in die Einleitung. --213.183.10.41 20:37, 30. Jan. 2008 (CET)

Mir ist kein Vorschlag der DIN oder so bekannt. Ich könnte aber mal nachsehen. --Cepheiden 21:00, 27. Jul. 2008 (CEST)

Wieso macht man Wafer nicht einfach größer?

Ich denke, im Artikel sollte auch stehen, warum Wafer Max. 300/450mm (Silizium) bzw. 150/200mm (Gallium-Arsenid) groß sind und man nicht einfach größere Wafer macht. --MrBurns 17:50, 27. Jul. 2008 (CEST)

Nunja, die Größe ist eine derzeitige Beschränkung. Eine Begründung könnte man natürlich trotzdem geben. Willst du? --Cepheiden 20:57, 27. Jul. 2008 (CEST)

Einfachste Begründung: Weil es eben überhaupt nicht einfach ist, sie "einfach größer" zu machen. Da braucht man einige Fortschritte bei den Ziehverfahren (Czochralski und so), da sind wir heute immerhin bei 30 cm, wo es vor 30 Jahren noch 30 mm waren. Bald werden es wohl 50 oder 60 cm sein, aber einfach ist das alles wirklich nicht. --PeterFrankfurt 02:22, 2. Aug. 2008 (CEST)

Das allein ist es nicht, sondern eher weil der einheitliche, fehlerfreie Ziehprozess von derart großen Kristallen sehr kompliziert und aufwendig ist. Daher rechnet sich sowohl die Herstellung als auch die Weiterverarbeitung, für die komplett neue Anlagen(-konzepte) entwickelt werden müssten, aus betriebswirtschaftlicher Sicht (noch) nicht. Wer einmal wirklich 450-mm-Wafer gesehen hat und die Probleme bei der gleichmäßigen Beschichtung kennt, weiß was ich mein. Auch wenn z.B. bei der Bildschirmherstellung bereits größere Substrate verwendet werden, wobie deren Herstellung nicht in seiner Komplexität mit ICs zu vergleichen ist.--Cepheiden 16:25, 2. Aug. 2008 (CEST)

Hier mal ein Artikel mit einem Größenvergleich Realizing the 450mm transition. Die 450-mm-Wafer werden gemäß ITRS 2012 erwartet (Intel, Smasung und TSCM sind hier treibende Kräfte). Gemäß 450 mm silicon wafers challenges – wafer thickness scaling wird die Waferdicke wohl irgendwas in der Nähe von 925 µm betragen. Leider konnte ich auf der Semicon Europa 2009 die Sessions zum Thema nicht hören. Grüße --Cepheiden 08:30, 13. Okt. 2009 (CEST)

Aufdampfen?

Man kann Silizium doch auch auf andere Oberflächen sehr gleichmäßig aufdampfen. Welcher physikalische Effekt verhindert denn, daß man sol erzeugte Flächen als Grundlage für den Bau mikroelektronischer Schaltungen verwendet? Der Vorteil dabei wäre docch, daß man so probllemlos auch mehrere Layerschichten übereinander legen und so Schaltungen dichter packen könnte. Zudem würde man immense Mengen an Silizium einsparen, denn der größte Teil eines Die ist schließlich nur ungenutztes Trägermaterial. Sind aufgedampfte Si-Schichten für elektronische Schaltungen nicht geeignet? Entstehen dabei ggf unbrauchbare Kristallstrukturen? Weiß jemand darüber bescheid? Chiron McAnndra 11:24, 18. Jul. 2010 (CEST)

Ja, das geht, ist aber für die meisten Anwendugen in der Mikroelektronik nicht brauchbar oder teurer. Die Kristallstruktur der Si-Schicht ist unter anderem vom Untergrund abhängig. Für eine einkristalline Schicht müssen beispielsweise die Gitterkonstanten des (einkristallinen) Untergrundmaterials und andere Paramter einigermaßen übereinstimmenen, andernfalls verbinden sich die verschiedenen "Wachstumskörner" nicht zu einer einkristallinen Schicht, vgl. Epitaxie. Stimmt die Materialanpassung also nicht entstehen poly- bzw.- mikrokristalline oder amorphe Schichten. Das wird auch alles genutzt beispielsweise in der Solarbranche. Amorphe Schichten werden auch bei TFTs für die entsprechen Bildschirme als aktives Material genutzt. Polykristallines Material wird hier vorzugsweise nicht genutzt, da ja unter einem Gate ein oder mehrer Korngrenzen leigen könnten und somit das Übertragungsverhalten der Transistoren untereinander massiv variieren würde. --Cepheiden 11:36, 18. Jul. 2010 (CEST)

Das heißt dann wohl, daß man auf einem SI-Träger durchaus damit arbeiten kann - in dem Fall frage ich mich, weshalb man dann nicht schon längst einfache Strukturen mehrlagig anlegt . auf diese Weise würde man doch jede Menge Platz sparen .... ich denke da etwa an zwei übereinanderliegende Cache-Speicher-Areale, womit man den Chache verdoppeln kann, ohne auch nur einen Quadratmillimeter zusätzlich zu verbrauchen ... oder spricht etwas anderes dagegen? Würden möglicherweise die Felder, die bei den Signalen entstehen, die Funktionen auf anderen Schichten stören? Oder gibt es andere Gründe? Chiron McAnndra 19:44, 18. Jul. 2010 (CEST)

Also wenn, das alles so einfach wäre, dann würde die Industrie schon lange machen. Die sogenannte 3D-Integration ist aber immer noch Forschungsgegenstand. Probleme die mir spontan einfallen, sind unter anderem, dass man die Siliziumschichten auch elektrisch voneinander isolieren muss. Dies geschieht in der Regel durch SiO2, auf dem Silizium nicht epitaktisch aufwächst. Des Weiteren gibt es eine Vielzahl von Teilprozessen während der Herstellung, beispielsweise Ionenimplantation für die Dotierung oder Hochtemperaturschritte. Letzte sind kritisch, denn es werden ja alle Schichten beeinflusst, dabei können sich leicht Dotierungsprofile verschieben. Oder die untershciedlichen Ausdehnungskoeffizienten der Materialien machen Probleme (Schichtablösung usw.). Es ist nicht ganz mein Thema, aber die Herstellung von integriereten Schaltkreisen ist nunmal kein Kinderspiel erstrecht nicht bei heutigen High-End-Produkten, bei denen Intel und co. Prozesse einsetzen die vor wenigen Jahren noch für unmöglich galten. Gleiches kann natürlich auch in wenigen Jahren für die 3D-Integration gelten, derzeit sind aber noch einige Probleme zu lösen. Bei DRAM macht man übrigens seit Jahren eine Art 3D-Integration dort wird der Kondensator bei der Stack-Technik in den Metallisierungsebenen realisiert. Dafür wird natürlich keine zweite Schicht silizium benötigt oder eingesetzt. --Cepheiden 20:05, 18. Jul. 2010 (CEST).

Ok, das leuchtet ein - danke Dir ... Chiron McAnndra 15:21, 26. Jul. 2010 (CEST)

Wafer Kennzeichnung - Bild ist falsch !!!!!

Hallo,

das Bild zur Waferkennzeichnung ist zwar sehr schön aber falsch. Das Sekundärflat ist immer um eine gewisse Gradzahl IM UHRZEIGERSINN versetzt. d.h. der Sekundärflat ist links vom Primärflat wenn ich auf die Waferoberseite schaue, die ich ja auch bearbeiten will.

• Quellen im Netz: www.halbleiter.org/waferherstellung/wafer/
• Quellen in der Literatur:
  • Einführung in die Mikrosystemtechnik, ISBN 3-528-03891-8, von F. Völklein und T. Zetterer, Seite 15
  • Werkstoffe der Mikrotechnik von Joachim Frühauf, S. 72

Ich habe schon einige Seiten im Netzt gesehen haben, die dieses fehlerhafte Bild verwenden. Daher die Bitte um schnelle Korrektur der Graphik. (nicht signierter Beitrag von Ansebina (Diskussion | Beiträge) 10:32, 21. Sep. 2012 (CEST))

Hallo, richtig das ist ein Punkt der belegt werden sollte. Soweit ich weiß gibt es hier aber keine Standardtisierung. Frühauf beschäftigt sich auf S. 72 mit SiC-Wafern, die nicht die gleiche Kennzeichnungsvorschrift wie Si-Wafer haben müssen. Die Aussagen auf www.halbleiter.org sind unbelegt. Ich schau mal was ich so in meinen Büchern finde und ob es sinnvoll/notwendig ist das Bild zu ändern. --Cepheiden (Diskussion) 23:22, 24. Sep. 2013 (CEST)

Die Aussage: Secondary Flat liegt bezogen auf das Primary Flat im Urzeigersinn kann mit diversen Quellen belegt werden, z.B.

• Silicon processing for the VLSI era - Vol. 1 - Process technology; S Wolf; RN Tauber [Lattice Press; 1986; ISBN 096167237; p. 23],
• Semiconductor materials and process technology handbook; GE MacGuire [Noyes Publ.; 1988; ISBN 0815511507, p. 23]
• Principles of microelectromechanical systems; KB Lee [Wiley; 2011; ISBN 978-0470466346, p. 37]
• Advanced semiconductor fundamentals; RF Pierret [Prentice Hall; 2. Auflg.; 2003; ISBN 978-0130617927, p. 17]

Ich habe daher das Bild angepasst. ob das alte "falsch" war, kann aber ohne spezifikation nicht belegt werden. --Cepheiden (Diskussion) 23:46, 24. Sep. 2013 (CEST)

Abschnitt "Kennzeichnung": Abbildung

Zitat: "(siehe Abbildung)." Welche Abbildung ist da gemeint? Völlig unklar! Es gibt keinen Bezug oder sonstigen Verweis. Vielleicht die Abbildung "Konventionen für die Kennzeichnung von Siliciumwafern(1–4 Zoll)"? Kann ich mir nicht ganz vorstellen, weil IMHO 1-4 Zoll nicht mehr "state of the art" ist, oder täusche ich mich da? Generell scheint das Bild somit fragwürdig (oder zumindest "historisch" zu sein...
Und wenn es das Bild ist, dann ist es - zumindest für mich - völlig unverständlich. --MichaelK-osm (Diskussion) 00:44, 4. Okt. 2014 (CEST)

Hallo, ja diese Abbildung ist gemeint. Sie ist ja auch die Einzige im Abschnitt und auch die Einzige, die sich mit der Kennzeichnung beschäftigt. Ja, 4-Zoll-Wafer sind im Silizium-Bereich nicht state-of-the-art wenn es im den industriellen Einsatz geht. Sie sind aber noch sehr weit im Forschungsbereich verbreitet (Kosten der Wafer und der Anlagen). Es ist daher nicht historisch und selbst wenn gehört es dazu. Wenn du Ideen hast wie man die Verständlichkeit verbessern kann, würde ich mich freuen, wenn du dich meldest. Man ist ja oft betriebsblind bei solchen Sachen. --Cepheiden (Diskussion) 09:59, 4. Okt. 2014 (CEST)