Feinverdrahtung
Feinverdrahtung ist ein Schritt beim Layoutentwurf von integrierten Schaltkreisen einer Schaltung. Hierbei wird den einzelnen Signalnetze, die zuvor bei der Globalverdrahtung auf ungefähren Verdrahtungswegen verlegt wurden, auf dem Layouts zur Verfügung stehenden Ebenen einer konkreten Geometrie zugewiesen.
Grundlagen[Bearbeiten | Quelltext bearbeiten]
Bei der Feinverdrahtung ist eine Menge von Signalnetzen gegeben, deren Anschlüsse während der Platzierung einer Geometrie auf dem Wafer zugeordnet wurden. Diese gilt es auf weiteren Ebenen, die auf der Waferoberfläche abgeschieden werden elektrisch leitend zu verbinden. Dazu werden meist mittels maskenbasierten Verfahren im Wechsel elektrisch leitende und elektrisch isolierende Ebenen abgeschieden und per Photolithographie innerhalb von gezielten Bereichen geätzt. Die Verdrahtungsebenen werden mittels VIAs an durch die Ätzung freigelegten Bereichen miteinander elektrisch verbunden.
Abhängig von der eingesetzten Technologie sind unterschiedliche Randbedingungen bei der Verdrahtung zu beachten. Ebenfalls abhängig von den technologisch gegebenen Ressourcen werden unterschiedliche Algorithmen bei der Feinverdrahtung eingesetzt.
Meist ist auf den elektrisch leitenden Ebenen eine Vorzugsrichtung festgelegt. Diese wechselt dann alternierend auf den darüberliegenden elektrisch leitenden Ebenen. Dies hat sowohl technologische, als auch algorithmische Vereinfachungen zur Folge.
Methoden der Detailverdrahtung[Bearbeiten | Quelltext bearbeiten]
Für die gegebenen Verdrahtungsressourcen lassen sich unter Beachtung der Technologieregeln Algorithmen entwickeln, die mögliche Layouts für die Verdrahtungen erzeugen. Aus dieser Verdrahtungen lassen sich Masken generieren, die innerhalb eines Halbleiterprozesses zur Herstellung der Schaltung genutzt werden können.
Die genutzten Algorithmen unterteilen den Graphen oft in diskrete, die Technologieregeln implizierende Bereiche, was einen diskreten Rastergraphen als Grundlage der Verdrahtungsalgorithmen bedingt. Jedoch ist es gerade bei immer kleinerwerdenden Technologien nötig eine kontinuierliche Betrachtung der Chipfläche heranzuziehen, um den Vorzügen der Skalierung gerecht zu werden.[1]
Kanal- und Switchboxverdrahtung[Bearbeiten | Quelltext bearbeiten]
Historisch gesehen wurden integrierte Schaltkreise lange Zeit durch zwei über dem Wafer abgeschiedenen Verdrahtungsebenen gefertigt. Dies führte zu speziellen Algorithmen, die auf eine vertikale und eine horizontale Ebene optimierte Annahmen trafen.
Konkret wurde die zu verdrahtende Chipfläche, abhängig von der Anzahl der auf Waferebene platzierten benachbarten Standardzellen oder Makros in Kanäle (zwei Nachbarn) oder Switchboxen (drei oder vier Nachbarn) unterteilt. Für diese stehen eine Reihe an die begrenzten Ressourcen angepasste Algorithmen bereit.
Flächenverdrahtung[Bearbeiten | Quelltext bearbeiten]
In moderneren Schaltungen sind bedingt durch mehrere der Verdrahtung zur Verfügung stehenden Verdrahtungsebenen allgemeinere Algorithmen zur Verdrahtung zu verwenden, als bei der Verdrahtung auf zwei Ebenen.
Oft sind spezialisierte Wegsuchalgorithmen Grundlage der Feinverdrahtung auf mehreren Ebenen (beispielsweise A*-- oder der Dijkstra-Algorithmus).
Siehe auch[Bearbeiten | Quelltext bearbeiten]
Literatur[Bearbeiten | Quelltext bearbeiten]
- J. Lienig: Layoutsynthese elektronischer Schaltungen – Grundlegende Algorithmen für die Entwurfsautomatisierung. 2. Aufl., Springer, Berlin/Heidelberg/New York 2016, ISBN 978-36-624-9814-9.
- Tim Nieberg: Gridless Pin Access in Detailed Routing, (Stand: 27. Juni 2017)
Einzelnachweise[Bearbeiten | Quelltext bearbeiten]
- ↑ As the feature size become ever smaller, shifts towards gridless design paradigms are necessary and a formerly trivial task, namely pin access, now becomes difficult.